Procesador cuaternario pipeline cuatro etapas
Palabras clave:
Unidad de procesamiento de control, Lógica de múltiples valores, Compilador cuaternarioResumen
La escala de integración de procesadores ha aumentado en las últimas décadas, lo que ha generado nuevos desafíos y ha convertido el área de los chips en un tema crucial. Este trabajo propone el diseño de un procesador cuaternario pipeline de cuatro etapas (eCPU) con dieciséis instrucciones, manejando conflictos de datos y control utilizando técnicas híbridas (estáticas y dinámicas) para demostrar su funcionalidad respecto a la especificación de diseño. El eCPU se diseñó utilizando el lenguaje de descripción de hardware VHDL en el entorno Quartus® y se simuló en ModelSim® para validar su comportamiento. Las simulaciones se realizaron ejecutando programas escritos en lenguaje ensamblador cuaternario, utilizando un compilador de dos fases desarrollado en Java.
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